Questões de Engenharia e Arquitetura · Com. Exam. (MPE RS)
Engenharia e ArquiteturaEletrônica digital, conversão A/D e telecomunicaçõesCom. Exam. (MPE RS) 2015
MPE RS
Questão de Engenharia e Arquitetura
Sul – UCP
O circuito sequencial da figura abaixo é composto por contadores acionados pela transição de “0” para “1” na sua entrada de relógio (CLK) e possuem um sinal de carry out ( ) que fica em nível lógico zero apenas quando todos os bits de saída do contador estão em nível um.
Qual é o estado, em binário, das saídas do contador 2 (Q3 Q2 Q1 Q0) após o quadragésimo ciclo de relógio e antes do quadragésimo primeiro ciclo? (Considere que os contadores são inicializados em zero antes do primeiro ciclo de relógio (após um reset)).
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Questão de prova oficial, com o gabarito definitivo publicado pela banca. Reproduzida para fins de estudo.