Questão de Informática

Um sinal de 27 MHz alimenta um circuito e é usado para gerar o sinal meuCLK do código VHDL a seguir. signal cont: std_logic_vector(8 downto 0); begin process(CLK27M) begin if (CLK27M'event and CLK27M = '1') then if (cont = "100001101") then cont <= "000000000"; else cont <= cont + "000000001"; end if; end if; end process; meuCLK <= cont(8); A frequência de meuCLK é