Questões de Engenharia e Arquitetura · FGV

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Questão de Engenharia e Arquitetura

Um processador superescalar com pipeline de 5 estágios executa instruções fora de ordem (out-of-order execution). Durante a execução, uma instrução de divisão (latência de 20 ciclos) é seguida por três instruções de soma que não dependem do resultado da divisão. Considerando que o processador possui unidades funcionais separadas para divisão e soma, e um buffer de reordenação (ROB), o comportamento esperado do pipeline é que

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Questão de prova oficial, com o gabarito definitivo publicado pela banca. Reproduzida para fins de estudo.