Questão de Engenharia e Arquitetura

Considerando o circuito e o diagrama de onda abaixo: Figura 1: Diagrama lógico do circuito.

(fonte: adaptado de BIGNELL, J. W. Eletrônica Digital. 1. ed. São Paulo: Editora CENGAGE, 2009) Figura 2: Diagrama de onda para o circuito da figura 1.

(fonte: adaptado de BIGNELL, J. W. Eletrônica Digital. 1. ed. São Paulo: Editora CENGAGE, 2009) Supondo que no circuito da figura 1 todos os flip- -flops estejam inicialmente com o valor lógico de suas saídas Q em nível lógico baixo, que a entrada A assuma o valor correspondente ao diagrama de onda da figura 2, e as entradas estejam sempre em nível lógico alto, quantos pulsos de Clock serão necessários para que a saída Q1 tenha nível lógico alto?