Questão de Engenharia e Arquitetura

Q Q Q RESET RST CLK RST t CLK t T1 T2 Na figura acima, é apresentado o diagrama esquemático de uma máquina de estados construída com quatro flip-flops, juntamente com os gráficos que apresentam a evolução no tempo dos sinais de reset (RST) e de clock (CLK). No instante de tempo T2 indicado na figura, os níveis lógicos das saídas A, B e C serão, respectivamente,